老张最近在家折腾树莓派，想自己写个轻量级的网络状态监控脚本，用C写了几个源文件，每次改完都要手动gcc一堆命令，三天两头打错路径、漏加-lm，烦得直挠头。后来邻居小李教他用Makefile——现在只要敲一个make，所有编译、链接、生成可执行文件全搞定。
一个真实的小场景
假设你在树莓派上开发一个叫netmon的小程序，结构是这样的：
netmon/
├── main.c
├── utils.c
├── utils.h
└── Makefilemain.c负责主逻辑，调用utils.c里的函数检测网关连通性；utils.h声明接口。你不想每次改了utils.c还要手动重新编译两个源文件再链接，这时候Makefile就派上用场了。
写一个能跑的Makefile
在项目根目录新建Makefile，内容就这么几行：
CC = gcc
CFLAGS = -Wall -g
TARGET = netmon
SRCS = main.c utils.c
OBJS = $(SRCS:.c=.o)
$(TARGET): $(OBJS)
$(CC) $(CFLAGS) -o $@ $^
%.o: %.c
$(CC) $(CFLAGS) -c $< -o $@
clean:
rm -f $(OBJS) $(TARGET)保存后，终端里进到netmon/目录，直接运行：make
就会自动编译出netmon可执行文件。
它怎么知道该干啥？
Makefile不是脚本，它靠“目标—依赖—命令”三要素驱动。
比如这一段：
$(TARGET): $(OBJS)
$(CC) $(CFLAGS) -o $@ $^意思是：要生成netmon（$@），得先有main.o和utils.o（$^）；如果任一.o文件不存在或比对应.c旧，就触发下面的规则去生成它。
而%.o: %.c是模式规则——告诉make：“任何xxx.o都依赖xxx.c，用gcc -c编译”。$<代表第一个依赖（即.c文件），$@代表目标（即.o文件）。
动手试试看
你可以改一行utils.c，再运行make，会发现只有utils.o被重编，main.o跳过不碰；但如果改了utils.h，默认不会触发重编——这时可以在Makefile里补一句：
%.o: %.c utils.h
$(CC) $(CFLAGS) -c $< -o $@这样只要头文件一动，用到它的.o就自动更新。
家里那台跑OpenWrt的路由器，有人用Makefile打包自定义的ipk包；NAS上编译samba插件也靠它；就连给智能插座写的轻量固件，照样用这套逻辑。别被“编译”俩字吓住——Makefile就是给懒人省事的，而且越重复，它越靠谱。